Noblesse 360 | Documental | Anastasia Barzee

Exercicis de mínims. per aprendre les bases. l Electrònica Digital


Save this PDF as:
 WORD  PNG  TXT  JPG

Tamaño: px
Comenzar la demostración a partir de la página:

Download "Exercicis de mínims. per aprendre les bases. l Electrònica Digital"

Transcripción

1 Exercicis de mínims per aprendre les bases de l Electrònica Digital Francesc Josep Sànchez i Robert Ramon Casanella lonso

2 Exercicis bàsics d Electrònica Digital Índex dels problemes Sistemes combinacionals.... Mínim : Sistemes de numeració, codis i aritmètica binària.... Mínim : Funcions lògiques, Àlgebra de oole, minimització, realització de funcions amb portes lògiques i PLD s, etc Mínim : Característiques elèctriques dels circuits digitals i tecnologia CMOS de fabricació de components.... Mínim : Disseny modular de sistemes combinacionals aritmètics i lògics i funcions lògiques amb multiplexors i descodificadors...0 Sistemes seqüencials...9. Mínim 5: Cel les de memòria d bit (latches), cronogrames, mètode directe...9. Mínim 6: El mètode canònic de disseny de sistemes seqüencials...5. Mínim 7: Els comptadors i els registres...8. Mínim 8: Els circuits integrats de memòria...

3 TEM : Sistemes combinacionals Sistemes combinacionals. Mínim : Sistemes de numeració, codis i aritmètica binària Determineu el valor decimal d aquests nombres en binari: a) 000 b) c) Passeu a base hexadecimal aquests nombres: a) ( ) b) (6706) 8 c) (5696) 0 ; (6555) 0 ;(08576) 0 Passeu a base hexadecimal aquests nombres: a) (00000) b) (756) 8 c) (8569) 0 Representeu en codi CD excés els nombres següents expressats en codi CD. Proposeu també el bloc del sistema digital combinacional que podrà fer aquest convertidor de codi indicant-ne les entrades i les sortides. a) 00 b) 00 c) Realitzeu les operacions següents en binari i amb el criteri de complement a. Representeu els nombres amb 0 bits (9 bits de mòdul i bit de signe). Feu el bloc del sistema digital que podrà realitzar totes aquestes operacions a) b) 9 (-) c) +8 d) e) 99 f) 56 (-5) 6 Realitzeu les operacions següents en binari i amb el criteri de complement a. Representeu els nombres amb mòdul 8 i bit de signe. Feu el bloc del sistema digital que podrà realitzar aquestes operacions a) b) 6 (-9) c) +8 8 d) +6 + e) 8 89 f) 56 (-) 7 Convertiu a CD aquests nombres representats en diferents bases i sumeu-los. Representeu també l esquema del bloc funcional combinacional que tingui capacitat per a realitzar les operacions a) i b) en CD. a) (5) 0 + ( ) b) (07) 8 + (000)

4 Exercicis bàsics d Electrònica Digital c) (F) 6 + (76) 8 8 Convert to CD the following numbers represented in different radix number systems and add them. a) (5) 0 + ( ) b) (6) 8 + (000) ; (7CD) 6 + (657) 8 c) Represent the functional block or entity of the combinational system that will have the capacity to perform all the specified operations in CD. 9 How many bits is the minimum needed to represent the date (month, day, year)? Use a vector of three components and represent each component in the binary number system. Consider dates up to the year Convertiu a codi Gray els nombres següents codificats en binari natural. Representeu el bloc del sistema digital convertidor de codi. a) 00 b) 000 c) 0 Escriviu en codi SCII de 7 bits el missatge següent Respostes Correctes = 0 Realitzeu els canvis de base que s indiquen a continuació: a) EF0) 6 a binari natural b) (5) 0 a hexadecimal c) (000) a decimal d) F) 6 a decimal e) (5) 0 a binari natural f) ( ) a hexadecimal Donat un circuit aritmètic binari amb capacitat de realitzar sumes i restes en Ca de n bits. Quan hi ha desbordament o overflow en les operacions? Quin és l algorisme per detectar aquesta condició? nalitzeu diversos casos i avanceu-vos fins la Unitat - per veure com s ha de dissenyar el circuit digital detector de desbordament que acompanyarà a les LU ( unitats aritmètiques i lògiques).

5 TEM : Sistemes combinacionals 5. Mínim : Funcions lògiques, Àlgebra de oole, minimització, realització de funcions amb portes lògiques i PLD s, etc.. Deduïu la taula de veritat de la funció de sortida Y del circuit de la Fig... i representeu-la amb màxterms. Simplifiqueu per Karnaugh i realitzeu amb només portes NOR la funció lògica g g = f ( E, D, C,, ) = m(0,,,,8,9,5,6,7,,5) 5 Simplifiqueu per Karnaugh i realitzeu amb només portes NND la funció lògica g. Escriviu també la funció lògica g amb màxterms. g ( a, b, c, d) = m(,5,8,0) + d(0,,,5) JUT: El símbol d (don t care) representa les combinacions impossibles o no útils de les variables d entrada on la funció adopta el valor X. la Fig... teniu el diagrama de blocs i el circuit lògic intern d un sistema combinacional. a) pliqueu l Àlgebra de oole per tal de deduir la taula de veritat de la funció de sortida Y = f(,, C) b) Escriviu-la amb màxterms c) Escriviu-la amb mínterms d) Proposeu un circuit lògic solament amb portes NND C CIRCUIT COMINCIONL Y C 70 U 5 6 U 70 U Y 70 Fig... Circuit combinacional 5 Dibuixeu el bloc representatiu i el circuit amb portes lògiques de les funcions següents. Tot seguit, simplifiqueu-les mitjançant l Àlgebra de oole i torneu a dibuixar tant el bloc com el circuit lògic. a) Z = D + (D+E) +D (D+F) b) Y = C[+C (C+C)] c) W = C+(++C ) + C D 6 Representeu la taula de veritat d aquesta funció i simplifiqueu-la per Karnaugh y = f ( D, C,, ) = M (0,,,6,8,9,0,,) 7 Deduïu la taula de veritat de la funció de sortida F 0 = f(x,x 0,Q,Q 0 ) de la Fig... i representeu-la amb màxterms. Simplifiqueu-la i realitzeu-la només amb portes NOR.

6 6 Exercicis bàsics d Electrònica Digital F F 0 Fig... 8 Construïu la taula de veritat de la sortida y d un MUX amb entrada d habilitació E com el de la Fig... i representeu-la amb màxterms. Simplifiqueu-la i feu-la amb portes NOR. E x 0 x s 0 Fig... y 9 Dissenyeu un circuit lògic detector de nombres binaris que doni 0 a la seva sortida quan a la entrada tingui els nombres 0,,5,8,, ó 5 codificats en binari natural. Tingueu en compte també per al disseny del circuit que, de la resta d entrades possibles,,9,0 i no és produiran mai. feu el bloc representatiu del sistema combinacional, realitzeu la simplificació per zeros a través de Karnaugh i useu portes NOR per a implementar el circuit. 0 La funció () està representada canònicament a través d una suma de mínterms. Quina seria la seva representació com a producte de màxterms? Simplifiqueu-la per zeros a través de Karnaugh i realitzeu-la amb: a) només portes NND, b) només portes NOR. Quina diferència hi ha entre les dues representacions? g = f ( X, X, X, X, X 0 ) = m( 0,,,, 8, 9679,,,,,, 6) + d( 8,,, 7, ) 5 5 () Indiqueu el valor de l expressió y = x + y (z + x ) pels casos: [x y z] = [0 0] [x y z] = [ 0] [x y z] = [0 ] Feu el disseny a -nivells de portes del circuit que té la taula de veritat representada a la Fig... (simplement a partir de l observació de la taula o bé aplicant el programari minilog.exe). Substituïu tots els noms les variables de la taula per la versió amb l extensió _L i també els L i H per 0 i.

7 TEM : Sistemes combinacionals 7 Fig... Taula de veritat d un 7F8 (8-line to -line priority encoder) Simplifiqueu la següent funció: (àlgebra de oole, taula de veritat, Karnaugh...) f = wx + xy + yz + xz + xy The following functions are expressed in SOP. a) f (x, y, z, w) = xy + zx b) f (x, y, z, w) = x y z + x y z + xy w + yz w + xy c) f (x, y, z, w) = x + y - Draw the block diagram or entity that will produce all the three functions. - pply oole lgebra to obtain: a canonical representation as a sum of minterms for each function a canonical representation as a product of maxterms for each function - Draw the electronic circuit of each function using digital gates 5 Es voldria dissenyar un circuit combinacional que multipliqués dos nombres naturals de dos bits. a) Quants bits té la sortida? Representeu el bloc funcional o entity b) Escriviu la taula de veritat de les funcions de sortida c) Implementeu el circuit a nivells de portes lògiques 6 Un circuit combinacional per a realitzar multiplicacions de nombres binaris està representat a la Fig...5. la Fig...6 s observa el mòdul genèric UMC (Unitat àsica Multiplicador Combinacional) que es va repetint diverses vegades de forma que s intueix com es pot anar encadenant per tal de realitzar multiplicacions amb nombres de més bits fins a obtenir el circuit final de la Fig...7.

8 8 Exercicis bàsics d Electrònica Digital Si- UNITT ÀSIC MULTIPLICDOR COMINCIONL [:0] [:0] UMC bi ai MULTIPLICDOR DIGITL ci Ci 6 SUMDOR P[5:0] S IT Ci+ ci+ si Si Fig...5 Diagrama en blocs Fig...6 Cel la UMC 0 0 Si- Ci+ Si Ci Si- Ci+ Si Ci Si- Ci+ Si Ci 0 Si- Ci Si- Ci Si- Ci Ci+ Si Ci+ Si Ci+ Si 0 Si- Ci Si- Ci Si- Ci Ci+ Si Ci+ Si Ci+ Si P5 P P P P P0 Fig...7 Multiplicador ràpid paral lel de nombres de bits encadenable L algorisme de multiplicació ràpida es deriva observant com es multiplica de forma manual: es multipliquen parcialment els bis dels nombres i, i desprès a partir de les sumes d aquests productes parcials i els ròssecs de les etapes anteriors, s obté paral lelament el resultat final.

9 TEM : Sistemes combinacionals 9 P = = 0 0 = P 5 P P P P P P 5 P P P P P 0 a) Si suposem que P = f(, 0,, 0 ), obteniu la taula de veritat d aquesta funció aplicant l àlgebra de oole. b) Simplifiqueu els zeros de la funció per Karnaugh i realitzeu un circuit lògic amb solament portes NOR. 7 En relació al circuit codificador representat a la Error! No s'ha trobat l'origen de la referència., realitzeu els següents apartats: a) La funció EO output enable està activa quan el xip està habilitat però no hi ha cap entrada de codi activada. Escriviu-la amb mínterms i feu el circuit lògic amb portes. b) La funció GS grup select està activa quan el xip està habilitat i hi ha alguna tecla activada per tal d indicar que el xip està codificant normalment. Escriviu-la i feu el circuit lògic amb portes. c) Deduïu les expressions lògiques de les funcions O, O i O 0. Implementeu O amb el grup complet de funcions ND-OR-NOT d) Implementeu O amb el grup complet de funcions NND e) Implementeu O 0 amb el grup complet de funcions NOR. Expliqueu també per què seria inviable o molt difícil realitzar aquesta funció de sortida O 0 amb la tècnica de descodificadors.

10 0 Exercicis bàsics d Electrònica Digital 8 El circuit representat a la Fig...8, és un desplaçador combinacional a dreta i a esquerra de bits, amb entrades sèrie, amb la taula de veritat de la Fig...9. a) Quin nombre de combinacions té la taula de veritat del sistema? b) Quants màxterms tenen les funcions de sortida Y, Y, Y0? c) Escriviu amb mínterms la funció Y d) Simplifiqueu les funcions lògiques de sortida observant la taula de veritat RSI L-R_L I I I0 SC DESPLÇDOR DE ITS Y Fig...8 Sistema combinacional desplaçador Y Y0 LSI L-R_L LSI RSI I I I0 Y Y Y X X Fig...9 Taula de veritat simplificada 9 Fig...0 shows the block diagram of a combinational circuit and its internal implementation using logic gates a) pply the theorems of oolean algebra to deduce the true table of the output function Y = f(,, C). b) Write the output as a canonical expression using a product of maxterms c) Write the output using the canonical form of sum of minterms. d) Implement a logic circuit to produce the same Y function using only NND gates. C COMINCIONL CIRCUIT Y C Y Fig...0 Combinational circuit of inputs signals

11 TEM : Sistemes combinacionals 0 larma de caixa forta Es disposa de dues caixes fortes electròniques, i. Cadascuna de les caixes té un senyal associat, X i X respectivament, que val quan la caixa és oberta i 0 quan és tancada. Es disposa també d un interruptor general que té un senyal associat I G, que val si l interruptor està tancat i 0 si està obert. Es vol construir un sistema d alarma contra robatoris, que generarà un senyal de sortida S. quest senyal ha de valer quan alguna caixa forta estigui oberta i l interruptor no estigui tancat. a) Representeu un bloc funcional del sistema combinacional a realitzar b) Deduïu la seva taula de veritat c) Doneu l expressió algebraica de la funció S = f(x, X, I G ) d) Realitzeu el circuit digital que obté la sortida S amb nivells de portes Implementació d un sistema combinacional en PLD La Fig... representa la macrocel la de sortida OLMC (Output Logic Macro-Cell) d un dispositiu lògic programable PLD GL V0. Poseu nom a les línies de selecció dels MUX i altres i feu que la OLMC es comporti com: a) Entrada exterior a la matriu programable b) Entrada interior (de realimentació) seqüencial a la matriu programable c) Sortida combinacional activa a nivell alt d) Sortida combinacional activa a nivell baix e) Sortida seqüencial activa a nivell alt Fig... Output Logic MacroCell (OLMC) d una GLV0 Es desitja programar les funcions lògiques g_l, f_l = f(d,c,,) de Exercici. de la Col lecció de Problemes per al P usant una GL V0 amb l esquema intern representat a la Fig.... Expliqueu el procés que s ha de seguir i dibuixeu les connexions a la matriu programable i a la OLMC.

12 Exercicis bàsics d Electrònica Digital Fig... Esquema intern d una part de la GL V. L estructura interna de l output logic macrocell (OLMC) està representada a la Fig...

13 TEM : Sistemes combinacionals. Mínim : Característiques elèctriques dels circuits digitals i tecnologia CMOS de fabricació de components Escriviu la funció de sortida Y, i feu el cronograma del circuit digital de la Fig... per tal de determinar quina serà la sortida en el temps quan s apliquen els senyals d entrada indicats. C 70 U 5 6 U 70 U Y 70 C Fig... Feu el cronograma del circuit digital de la Fig...: C 70 U U 708 U 70 Y C Fig... La Taula.- mostra les característiques elèctriques d una sèrie de famílies lògiques. Taula.- a) Per la família LVC alimentada a Vcc =, V, quin és el nivell V IH? Quina és la tensió de sortida a nivell alt i el corrent que pot subministrar a nivell baix? Quina potència estàtica consumeixen portes lògiques? b) Si fem amb portes LVT un oscil lador d ona quadrada, quina freqüència màxima aconseguirem?

14 Exercicis bàsics d Electrònica Digital El circuit digital representat a la Fig... està fabricat amb integrats de la família LV de baix voltatge que presenta les característiques elèctriques especificades a la Taula.-. a) Si s alimenta amb una bateria de,6 V, quin és el nivell V IH? Quina és la tensió de sortida a nivell alt i el corrent màxim que pot subministrar a nivell baix? b) Quina és la potència estàtica que consumeix el circuit si no hi ha càrregues connectades a les sortides GS_L i EO_L? c) Quina és la freqüència màxima d operació del circuit digital? EI_L I0_L I_L I_L I_L I_L I5_L I6_L I7_L 5 6 U EI_L' C D E F G H 7LV00 U Y 8 9 UC 0 8 7LV00 5 U 6 7LV00 UD GS_L 7LV00 EO_L 7LV0 NND de 8 entrades Fig... Taula.- 5 El circuit de la Fig... està dissenyat amb tecnologia F (fast). Calculeu o deduïu: a) La corba de transferència, els valors dels voltatges d interès i els marges de soroll de la família fast. b) El consum estàtic del circuit quan s aplica el vector d entrada: [OE_L, _L-,,,, ] = [0,,,0,,] c) La freqüència màxima d utilització d) El valor de les sortides pel mateix vector d entrada de b) quan OE_L està activa a nivell baix i també quan OE_L està desactivada a nivell alt. e) Repetiu l apartat b) per un circuit de la família HCT Fig... Circuit combinacional i característiques de la família lògica F

15 TEM : Sistemes combinacionals 5 6 Respecte del circuit de la Fig...7, a) El circuit de la realitzat amb portes lògiques de la família LV (Low Voltage) alimentades a V CC = V i amb les característiques elèctriques de la Fig...5. Quina potència estàtica dissipa si a les sortides hi ha connectats 6 LED que consumeixen m cadascun quan s il luminen. Feu el càlcul quan es multipliquen = = {}. b) Quin és teòricament el màxim nombre de multiplicacions per segon que es poden fer? Fig...5 lgunes característiques elèctriques de la família lògica LV

16 6 Exercicis bàsics d Electrònica Digital 7 Es vol sintetitzar el circuit corresponent a la funció lògica Y=( +C ) usant la família 7HCG alimentada a V amb les següents característiques elèctriques: V OHmin =,9 V V IHmín =,5 V V OLmàx = 0, V V ILmàx = 0,5 V I CCH = I CCL = 0 µ t phlmàx = t plhmàx = 9,5 ns a) Feu la corba de transferència indicant els voltatges més representatius b) Calculeu la dissipació de potencia estàtica del circuit. c) Digueu quin marge de soroll té el sistema per a nivell alt en la connexió entre la porta ND i la porta OR del circuit d) quina freqüència màxima pot funcionar el circuit? 8 El circuit integrat de la Fig...6, corresponent al xip 7F58 està dissenyat amb tecnologia F (fast). Calculeu o deduïu: a) La corba de transferència amb els voltatges més representatius i els marges de soroll a nivell alt i baix d aquest xip. b) El consum estàtic del circuit quan s aplica el vector d entrada que col loca les sortides a nivell baix. c) El consum estàtic del circuit quan s aplica el vector d entrada que col loca les sortides en tristate. d) La freqüència màxima d utilització. Fig...6 Circuit combinacional i característiques de la família lògica F

17 TEM : Sistemes combinacionals 7 9 Quina xarxa de portes CMOS de la Fig...7 pot treballar a una freqüència més alta? JUT: Tingueu en compte el fan-out de les portes Fig...7 Circuits amb portes lògiques 0 Una determinada porta lògica de tecnologia TTL de 5V té un V OHmin =,V i està connectada a una de les entrades d una altra porta de tecnologia CMOS de 5V amb V IHmin =,5V. Quin marge de soroll té el sistema per a nivell alt? Quin marge de soroll tindrà si es connecta la porta CMOS a la TTL? (Considereu un V IHmin = V per a la porta TTL i un V OHmin =,V per a la porta CMOS) Write the expression of the output function Y (as in exercise..9) of the circuit shown in Fig...8. Deduce the timing diagram (a graphical representation that shows the propagation of the signals as a function of time) when applying the waveforms. C Y Fig...8 Gate network and inputs signals Design a parity-odd checker of bits. Using the Digital Electronics Education & Design Suite DEEDS ( or Proteus-VSM, draw the circuit, construct a test to simulate all the combinations of the true table and represent the time diagram of all inputs and the output. C Circuit shown Fig...9 represents the internal structure of the chip MC560 as presented by Motorola in its datasheet. Let us to use it for understanding concepts as: power dissipation; number of gate levels and transmission delays; transfer function and voltage levels; timing diagrams (a graphical representation that shows the propagation of the signals as a function of time); and other important electrical characteristics of digital circuits. a) Find the chip datasheet somewhere in the internet and print at least the first pages which contain the circuit description and the most important electrical characteristics.

18 8 Exercicis bàsics d Electrònica Digital b) nalyse the circuit, deduce the algebraic equation, apply oole lgebra, and obtain its truth table of the output signal S as a function of, and C in. c) Deduce the number of gate levels of each output function of the chip. d) Redesign the function S = f(,, C in ) and redraw the circuit to produce a function S of - level of gates. e) Deduce the timing diagram when applying the waveforms of Fig... (evidently applying results from above). Try the virtual laboratory Proteus-VSM to verify the result. Fig...9 Gate network and input and output signals f) Find in the internet another datasheet of a logic gate of the same CMOS 000 family (for example the hex 069U inverter) and obtain the characteristics of a single gate of this technology when powered at V CC = 5V and V CC = 5V: quiescent current I DD, output rise and fall time t TLH and t THL, propagation delay time t PLH and t PHL, input voltage V IH and V IL, output voltage V OH and V OL. g) Draw the input-output transfer function and obtain the noise margins for both supply voltages: 5V and 5V. h) Explain how the CMOS logic gate of Fig...0 works. i) Determine the static power consumption of the MC560 circuit represented in Fig...9 for both supply voltages: 5V and 5V. j) Using values from c) and f) calculate the maximum operating frequency of operation for both supply voltages: 5V and 5V for the MC560 chip.

19 TEM : Sistemes combinacionals 9 Fig...0 CMOS logic gate Cin S Fig... Gate network and input and output signals Fig... Chip details

20 0 Exercicis bàsics d Electrònica Digital. Mínim : Disseny modular de sistemes combinacionals aritmètics i lògics i funcions lògiques amb multiplexors i descodificadors L esquema en blocs de la Fig...a es correspon a un sumador/restador de nombres binaris de 8 bits codificats en Ca amb 7 bits de mòdul més bit de signe. Volem dissenyar-lo internament de forma modular. a) Utilitzeu, a més de portes lògiques, altres blocs combinacionals bàsics com el xip 7LS8 representat a la Fig...b. Dissenyeu també les funcions addicionals de zero Z i desbordament (overflow) D. R-S_L OP Z [7:0] D [7:0] 8 8 Sumador/Restador 8 bits 8 S[7:0] S0 S S S C0 C 7LS8 a) b) Fig... a) Símbol del circuit que volem dissenyar, b) -bit binary full adder with fast carry b) Comproveu que el circuit que acabeu de dissenyar funciona introduint els següents vectors de test: = -8 ; = -5 ; R-S_L = = +5 ; = -0 ; R-S_L = 0 = 000 ; = 00 ; R-S_L = 0 Realitzeu a partir del circuit integrat 7HC/HCT80 representat a la Fig... que és un generador/comprovador de paritat de 9 bits, a) Un possible disseny del seu circuit intern amb portes lògiques b) Un generador de la funció paritat parell Y PP (even) de nombres de 6 bits c) Un comprovador de paritat senar (odd) d un bus de 8 bits d informació binària 0 9 Fig... 9-bit odd/even parity generator/checker Realitzeu a partir del circuit integrat 7HC/HCT80 representat a la Fig... que és un generador i comprovador de paritat de 9 bits, a) Un possible disseny del seu circuit intern amb portes lògiques b) Un generador de la funció paritat senar Y PS (odd) de nombres de 5 bits

21 TEM : Sistemes combinacionals c) Un comprovador de paritat parell (even) d un bus de 7 bits d informació binària Es desitja dissenyar modularment un sistema combinacional codificador amb prioritat alta de :5 línies amb entrades i sortides actives a nivell baix. més, ha de disposar de senyals addicionals d entrada (EI_L) d habilitació, sortida (EO_L) d habilitació i senyal de grup (GS_L). Encadeneu codificadors de 8: del tipus 7F8 tal com els representat a la Fig... per a construir-lo. Fig... Circuit integrat codificador 7F8 5 Volem dissenyar una unitat aritmètica i lògica (LU) com la de la Fig... que faci operacions segons el mode descrit a la Taula.-. Els operants aritmètics i són codificats en Ca. a) Proposeu un disseny intern general de l LU usant un quàdruple multiplexor de canals (MUX) per a seleccionar les operacions. Dissenyeu també el MUX a partir de MUX. Dissenyeu el bloc MUX amb solament portes NOR. b) Proposeu el disseny del bloc sumador/restador aritmètic usant sumadors complets d bit Σ (problema..). Dissenyeu també amb solament portes NOR el Σ. c) Realitzeu el disseny modular del bloc que fa l operació lògica ND amb solament portes NOR d) Proposeu el disseny del bloc lògic XOR amb solament portes NOR. [:0] [:0] LU F[:0] S S Funció (compl.) 0 operacions aritmètiques operacions lògiques S[:0] Fig... loc LU Taula.- Mode de funcionament. Els nombres i estan codificats amb bits de mòdul i bit de signe 6 Feu la taula de veritat i dissenyeu un descodificador de 5 a línies amb entrada E d habilitació de forma modular. Utilitzeu blocs elementals descodificadors de a línies com el de la Fig...6 i portes lògiques. X[:0] E DEC 5: x[:0] e y0 y Y. Y0_L Y_L Y_L X E DEC : x e y0 y Y0_L Y_L Fig...5 Descodificador de 5 a línies Fig...6 Circuit elemental descodificador de a línies

22 Exercicis bàsics d Electrònica Digital 7 Dissenyeu un multiplexor de 6 canals MUX6: a) Fent servir multiplexors MUX8 i les portes lògiques que facin falta b) Fent servir només MUX (no useu cap porta lògica addicional). 8 Donat un descodificador DEC : amb entrada d habilitació a) Feu el seu disseny intern a -nivells de portes. b) Dissenyeu un DEC :8 modularment utilitzant DEC : i les portes lògiques que siguin necessàries. c) Dissenyeu un DEC :6 modularment fent servir només 5 DEC :. d) Quin avantatge presenta el disseny d un DEC :6 a -nivells de portes en front del disseny modular? 9 Dissenyeu un bloc combinacional que sigui un comparador de nombres enters de bits codificats en complement a. Feu servir comparadors de nombres naturals de bits i les portes lògiques que necessiteu. 0 Es vol dissenyar un circuit combinacional MULT que implementi un multiplicador de nombres enters de bits representats en Ca. Tingueu en compte per al disseny que la sortida d un circuit multiplicador de nombres enters sempre té el doble de bits que les entrades. Seguiu les següents passes: a) Escriviu la taula de veritat del bloc MULT b) Sintetitzeu la implementació interna del multiplicador c) ra amb els bloc MULT i altres circuits combinacionals si són necessaris, implementeu un circuit digital que calculi l operació (), sent un nombre enter de bits representat en Ca. Z = ( + + ) () En relació al circuit del Problema. de la Col lecció de Problemes de suport al P, per tal de comprovar la funcionalitat de les línies addicionals GS, EI i EO, encadeneu dos xips HEF5 per tal d aconseguir un codificador de 6 nivells. Representeu el bloc funcional i realitzeu-lo. Dissenyeu de forma modular el circuit combinacional descrit a les Fig...8 i Fig...9, suposant que està format per un desplaçador a la esquerra i un desplaçador a la dreta més els blocs combinacionals addicionals que necessiteu. Feu també la implementació interna dels dos blocs desplaçadors esmentats. Volem dissenyar un circuit combinacional comptador de zeros de 8 entrades (vegeu el bloc funcional de la Fig...7). El circuit dóna a la sortida el nombre binari corresponent al nombre de zeros presents a l entrada. També disposa d un senyal d entrada d habilitació E i d un senyal de sortida Z que està actiu quan no hi ha cap zero i el xip està habilitat. Es tracta del disseny d un mòdul similar al descrit al Problema.9 de la Col lecció de problemes de suport al P amb menys entrades, però comptant zeros en lloc de uns. X[7:0] 8 SC Comptador de zeros de 8 entrades F[:0] E Z Fig...7 loc comptador de zeros de 8 entrades

23 TEM : Sistemes combinacionals a) Representeu l arquitectura interna del bloc a dissenyar si el volem construir encadenant comptadors de zeros de entrades i altres circuits lògics. b) Realitzeu el disseny intern del comptador de zeros de entrades c) Realitzeu la funció Z Dissenyeu un multiplexor de 8 canals MUX8 semblant al 7LS5 representat a la Fig...8 (la única diferència és que volem que la sortida estigui a 0 quan E_L =, en canvi en el 7LS5 la sortida queda en tri-state). Fig...8 Circuit combinacional MUX 8 a) Feu la seva taula de veritat i deduïu l expressió algebraica de la seva sortida y = f(e_l, s, s, s0, x7, x6, x5, x, x, x, x, x0) com una suma de productes (SoP). b) Responeu justificadament aquestes qüestions: Quantes combinacions té la taula de veritat? (o de forma equivalent, quantes caselles tindria el seu mapa de Karnaugh? ) Quants màxterms té la funció y? Quants mínterms té la funció y? Quants productes té la funció deduïda a a) a partir de la taula de veritat? c) Dissenyeu el circuit a -nivells de portes i calculeu la seva potència dissipada si s usa la família lògica LS. Calculeu-li també la màxima velocitat d operació d) Dissenyeu el circuit MUX8 amb la tècnica d encadenar MUX

24 Exercicis bàsics d Electrònica Digital 5 Realitzeu amb solament multiplexor de canals (MUX) del xip CD5/7HC5 representat a la Fig...9 i portes si és necessari, la funció lògica y = f ( x, x, x, x0 ) = M (0,,,6,8,9,0,,) Fig...9 High Speed CMOS Logic Dual -Input Multiplexer 6 Realitzeu amb el descodificador SN7LS8 representat a la Fig...0 la funció lògica de la Fig... Fig...0 -of-8 Decoder 7 Realitzeu amb solament multiplexor de canals (MUX) del xip SN7F58 representat a la Fig... i portes si és necessari, la funció lògica y = f ( x, x, x, x0 ) = M (0,,,6,8,9,0,, ) Fig... Quadruple -line to -line data selectors/multiplexers with -state outputs

25 TEM : Sistemes combinacionals 5 És a dir: feu l esquema general del bloc combinacional, determineu quin senyal d entrada serà el de selecció, quin són els circuits combinacionals residuals, i adapteu el multiplexor al xip representat a la Fig Realitzeu el sistema combinacional que dóna les sortides de la Taula.- a partir de les entrades usant com a base un descodificador amb sortides actives a nivell baix 7LS8 (Fig...) i portes lògiques NND. Entrades Sortides ON E E0 CE Clear Ldi RSi X 0 0 X X X X X U 0 G G G 7LS8 Y0 Y Y Y Y Y5 Y6 Y Taula.- Fig... 9 Realitzeu la funció lògica g representada per l expressió () a través del mètode dels descodificadors fent servir un DEC 5: com el de la Fig...5 i portes ND de entrades. g = f ( X, X, X, X, X 0 ) = m( 0,,,, 8, 9567,,,,, 5) + d( 79,,,, 7, 9, ) 0 Implementeu la següent funció lògica () y = f ( a, b, c, d) = m(, ) + d( 9,,, ) 5 a) mb el mètode de descodificadors usant un bloc DEC :6 amb sortides actives a nivell alt b) mb el mètode de multiplexors usant un MUX6 (multiplexor de 6 canals) c) mb el mètode de multiplexors usant un MUX (multiplexor de canals) 5 () () Implementeu la següent funció lògica (5) y = f ( a, b, c, d) = m(, 5,, 95,, ) + d(, ) a) mb el mètode de descodificadors usant un bloc DEC :6 amb sortides actives a nivell alt b) mb el mètode de descodificadors usant un bloc DEC :6 amb sortides actives a nivell baix c) mb el mètode de multiplexors usant un MUX (multiplexor de canals) d) mb el mètode de multiplexors usant un MUX6 (multiplexor de 6 canals) e) Realitzeu els esquemes elèctrics dels apartats anteriors escollint xips comercials descodificadors, de portes lògiques i multiplexors Implementeu la funció Y = xyz + x z amb el mètode dels multiplexors usant un MUX8 Implementeu la funció Y = xyz + x z amb el mètode dels descodificadors Representeu el diagrama lògic d una PL amb variables d entrada, tres sortides a la matriu ND i una sortida a la matriu OR. Mostreu com hauria de programar-se aquesta PL per implementar les següents sumes de productes: a) Y = C + C + C b) Y = C + C + C + C JUT Utilitzeu una X per indicar un fusible intacte. Si es necessari, simplifiqueu les expressions per a que s' adaptin a la PL proposada (5)

26 6 Exercicis bàsics d Electrònica Digital 5 En relació al circuit codificador representat al Problema. de la Col lecció de Problemes de suport al disseny del P, expliqueu per què seria inviable o molt difícil realitzar la funció de sortida O 0 amb la tècnica de descodificadors. 6 Dissenyeu a través del mètode del descodificador, les funcions lògiques de sortida del circuit combinacional descrit a les Fig...8 i Fig...9. (Realitzeu-ne una i indiqueu com s han d implementar les altres). Useu per al disseny el descodificador mostrat a la Fig.... y i = fi ( L R _ L, LSI, RSI, I, I, I0) X[5:0] E DEC 6:6 x[5:0] e y0 y Y6. Y0_L Y_L Y6_L Fig... Circuit descodificador de 6 a 6 línies 7 Volem dissenyar un sumador complet de bits amb la tècnica del càlcul anticipat dels ròssecs per augmentar la freqüència d operacions respecte de l encadenament sèrie (Problema.5 de la Col lecció de Problemes de suport al P). Fixeu-vos en l esquema de la Fig... en el bloc combinacional CG de 5 entrades i sortides. La Taula.- mostra la taula de veritat completa d aquest bloc calculador de ròssecs. Observeu que la sortida C 0 és directament l entrada C in. Cin CG Fig... Esquema de la segona versió del sumador binari de bits Cout Cin S C C C0 Cin Cout Cin F_ S F_ Primeres 6 combinacions Cout S S Últimes 6 combinacions Cin C C C 0 Cin C C C Taula.- Taula de veritat del bloc generador de ròssecs

27 TEM : Sistemes combinacionals 7 a) Implementeu la sortida C amb el mètode de multiplexors usant un MUX com ara ½ CD5/7HC5 de la Fig...9. b) Implementeu amb el mètode de descodificadors les sortides C i C. Per construir el descodificador que es necessita, encadeneu xips com el descodificador SN7LS8 representat a la Fig...0. c) Observeu una altra vegada la Taula.- amb atenció i realitzeu la sortida C amb portes NND 8 Sistema de rec Es vol dissenyar un sistema de control de rec d una planta amb control de la temperatura i de la humitat de la terra. El sistema té senyals d entrada (variables) i de sortida (funcions). Entrades: - Un sensor de temperatura (T). Es posa a '' si la temperatura de la terra supera un límit prefixat T0. - Dos sensors d humitat de la terra (SH0 i SH): es posen a '' quan la humitat de la terra supera els límits H0 i H respectivament. El límit H0 és inferior al límit H (H0<H) Sortides: - Regar (R): quan es posa a '' s activa el rec de la planta. - Escalfar (E): quan es posa a '' s activa l escalfament de la terra Les especificacions del sistema són: La planta es rega sempre que la terra està seca, és a dir, sempre que no se supera el límit H0. També es rega quan la temperatura supera el límit T0 i la humitat de la terra és inferior a H. La terra de la planta s escalfa quan la temperatura és inferior a T0 i la humitat és superior al nivell d humitat H0. Plantejament inicial: a) Representeu el bloc funcional del SC a realitzar i escriviu la taula de veritat de les funcions R i E i les seves expressions algebraiques. - Disseny del circuit segons els coneixements del Mínim : b) Sintetitzeu a nivells de portes les funcions descrites al problema c) Implementeu el circuit mínim mitjançant portes NOR - Disseny alternatiu del circuit segons els coneixements del Mínim : b) Realitzeu la funció R amb el mètode de descodificadors utilitzant el 7LS8 c) Realitzeu la funció E amb el mètode de multiplexors usant dels MUX que té el 7LS5 representat a la Fig...5. Fig...5 Quadruple -line to -line data selectors/multiplexers with -state outputs

28

29 TEM : Sistemes seqüencials 9 Sistemes seqüencials. Mínim 5: Cel les de memòria d bit (latches), cronogrames, mètode directe a) Demostreu que el circuit de la Fig... és una possible realització del biestable de la Fig.... x J Q z X Z x K X Fig... Fig... b) Seria possible utilitzar-lo com a generador de trens de polsos? Què caldria fer? c) Per la situació demanada en l'apartat anterior i suposant que cada porta respon a un canvi de valor en qualsevol de les seves entrades amb un retard de 5 ns, dibuixeu el cronograma del senyal de sortida z i calculeu la freqüència del senyal de rellotge a) Demostreu que el circuit de la Fig... és una possible realització del biestable de la Fig Z x x J K Q z X X Fig... Fig... b) Seria possible utilitzar-lo com a generador de trens de polsos? Què caldria fer? c) Per la situació demanada en l'apartat anterior i suposant que cada porta respon a un canvi de valor en qualsevol de les seves entrades amb un retard de 8 ns, dibuixeu el cronograma del senyal de sortida z i calculeu la freqüència del senyal de rellotge. Dissenyeu i dibuixeu el circuit elèctric de la cèl lula latch D de la Fig...5 amb el mètode directe i usant solament portes NOR.

30 0 Exercicis bàsics d Electrònica Digital D E_L Q Q_L Fig...5 Calculeu el valor de la resistència R per a que la /freqüència del circuit de rellotge construït amb portes lògiques representat a la Fig...6 sigui de 50 khz. C R 70nF Tclk = ( ln5)r C U 70 U 70 UC CLK Fig...6 Circuit proposat de rellotge per un sistema seqüencial síncron 5 Respecte del circuit de la Fig...7 connectat a la fotocèl lula, calculeu el valor de la capacitat C per a que la temporització del circuit 555 configurat com a timer sigui de s. Expliqueu com funciona el circuit de trigger connectat a una barrera òptica i realitzeu un cronograma amb els senyals: V TRIGGER i V S. Vdd Ra R k C R U VCC RESET THRESHOLD OUTPUT R 0k Vcc S K D RRER ÒPTIC LED EMISSOR Q U 70 FOTO-TRNSISTOR RECEPTOR DISCHRGE TRIGGER To = ln R C GND CONTROL 555D C 0nF Fig...7 Circuit de temporització per una fotocèl lula basat en el circuit integrat versàtil Volem dissenyar un divisor de freqüència per a través d un sistema seqüencial asíncron tal com mostra la Fig...8 amb el mètode directe. a) Observant el diagrama d estats, representeu el cronograma dels senyals d entrada i sortida Z si (t) és un senyal quadrat (DC = 50%) de 5 khz. b) Indiqueu el cicle de treball del senyal Z. c) Dibuixeu l esquema de blocs intern de l estructura del sistema digital de control d) Dissenyeu-lo amb portes lògiques. e) Com modificaríeu el circuit per tal d obtenir un senyal de sortida amb un DC del 50%?

31 TEM : Sistemes seqüencials =0 S. SEQÜENCIL SÍNCRON =0 S0 = = DIVISOR DE FREQÜÈNCI PER Z = S5 Z = Z = 0 S Z = 0 = =0 S Z = 0 Z = 0 Z = 0 S =0 =0 =0 S = = - Exemple de solució de l apartat c): Fig...8 loc divisor de freqüència i diagrama d estats El bloc delay de la Fig...9 és necessari per a igualar els temps de propagació del senyals de sortida. quest és el punt més difícil del disseny asíncron, que, en la pràctica, invalida aquest mètode com a solució fiable i dóna peu al disseny de sistemes seqüencials síncrons, els quals són molt més fiables i estructurats. Part Reference = FILENME =.\Divisor_.stm SIGNME = F DIVISOR_SC DIVISOR_SC Q[:0] Q[:0] S[:0] S[:0] Q[:0] Z Z DIVISOR_SC DELY SC S[:0] Q[:0] delay us Fig...9 Diagrama de blocs - Exemple de circuits de la solució final de l apartat d) amb simulació OrCD SPICE d aquesta solució. Es demostra com el circuit divideix la freqüència d entrada per. El bloc SC es pot dissenyar per exemple tal com es representa a la Fig...0 Q[:0] Q Q Q0 U5 700 U 700 Z Q[:0] Constant de temps = us U5 R Q 00 C 7 0nF U R Q U S 7 U9 S S[:0] 00 C 0nF 7 7 R0 U0 U6 Q0 S0 00 C0 7 0nF 7 Fig...0 Diagrama del DIVISOR_SC que calcula la sortida Fig... Diagrama del DELY necessari per a fer que funcioni correctament la simulació SPICE

32 Exercicis bàsics d Electrònica Digital Q[:0] Q0 Q Q F Part Reference = SIGNME = FILENME =.\Divisor_.stm U UD U UC _L Q0_L Q_L Q_L U 708 S U 7 5 U 7 6 S S[:0] 5 U S S U7 7 S0 S0 5 U 708 U UC U6 7 5 U U5 708 U Fig... Possible solució de l apartat d) on s observa el disseny intern del DIVISOR_SC {Q[:0]} Z F = 5 KHz F Z = 5 khz 0s 0us 80us 0us 60us 00us 0us Time Fig... Resultat de la simulació SPICE per un senyal d entrada quadrat de 5 khz 7 Disseny de circuits seqüencials asíncrons de forma directa a) Comprova si el circuit de la Fig... és una possible realització del biestable T representat a la Fig...5.

33 TEM : Sistemes seqüencials x T Q z X Z Fig... Circuit seqüencial Fig...5 iestable T b) Implementeu el bloc de la Fig...5 amb el mètode directe a partir de la seva taula de veritat usant el mínim nombre possible de portes lògiques. 8 Es voldria dissenyar un sistema que: a) Reconegués el patró 0 amb una entrada de bit b) Reconegués el patró 00 amb una entrada de bits c) Reconegués dígits decimals marcats consecutivament per a permetre l ús una targeta de crèdit en un caixer automàtic d) Un sistema simple de comandament a distància d un televisor on hi hagués 8 tecles per triar entre 8 canals possibles Digueu en cada cas si el sistema a dissenyar és combinacional o seqüencial i raoneu la resposta (la millor manera és tractant de fer un diagrama de blocs del sistema). 9 Es té un flip-flop J-K amb les entrades connectades a J = K = amb un senyal de rellotge de MHz. a) Dibuixeu la sortida Q en funció del rellotge. Quina és la freqüència de Q? b) Dissenyeu un circuit amb flip-flops J-K que es comporti com un divisor de freqüència per i que doni un senyal de 50 khz a partir d un senyal de rellotge d MHz c) Trobeu un exemple comercial de flip-flop J-K que permeti implementar el circuit de l apartat b). djunteu les parts rellevats rellevants del full de característiques del flip-flop que trieu i implementeu el circuit usant els xips reals que heu trobat 0 Es vol dissenyar una cel la de memòria RM d bit asíncrona tal com la mostrada a la Fig...6. D W_L (write) E (enable) CEL L DE MEMÒRI IT Q E W_L D Q + Mode de funcionament 0 X X Q Disable X Q lectura 0 D D escriptura Fig...6 loc de la cel la de memòria d bit a) Proposeu un diagrama d estats i l arquitectura interna si voleu dissenyar-lo pel mètode directe b) Realitzeu el disseny del sistema seqüencial asíncron c) Dibuixeu el circuit d) Com faríeu una sortida Q tri-state? NOT: Més endavant, quan estudieu circuits integrats de memòria RM (punt.5 del temari), aprendreu a encadenar cel les com aquesta per a construir bancs de memòria de gran capacitat.

34 Exercicis bàsics d Electrònica Digital El xip 7HCT75 és un Quad bistable transparent D latch. La Fig...7 representa l esquema, l encapsulat i la taula de funcionament de cadascun dels latches del circuit. Fig...7 Xip 7HC75/7HCT75: Quad bistable transparent D latch a) Realitzeu el disseny intern d un dels quatre circuits com un sistema seqüencial pel mètode directe. b) Realitzeu el cronograma de la sortida quan hi ha les entrades indicades a la Fig...8. D LE - Q Fig...8 Cronograma de senyals

35 TEM : Sistemes seqüencials 5. Mínim 6: El mètode canònic de disseny de sistemes seqüencials Tenim un sistema de control d arrencada (M) i aturada (P) d un motor que funciona segons la taula de la Fig.... Feu el seu diagrama d estats i dissenyeu-lo com un sistema de control síncron segons el mètode canònic emprant un flip-flop T com a registre. M P VCC Sistema digital de control M P Vcc GND Z R k D LED Driver de potència VCC D ~ C 0V Relé MOTOR C M P Z Z 0 0 Motor parat 0 Motor en marxa Z Fig... Sistema de control d arrencada (M) i aturada (P) d un motor que funciona segons la taula de la Fig.... Feu el seu diagrama d estats i dissenyeu-lo com un sistema de control síncron segons el mètode canònic emprant un flip-flop D com a registre tal com el representat a la Fig...b. M P Sistema digital de control M Z P Vcc GND R k D Driver de potència D Relé VCC M P Z Z 0 0 Motor parat 0 Motor en marxa Z VCC LED ~ C 0V MOTOR C a) b) Fig... a) Esquema elèctric i taula de funcionament del motor. b) 7LCX7 Low Voltage Dual D-Type Positive Edge-Triggered Flip-Flop with 5V Tolerant Inputs Realitzeu el disseny de divisor de freqüència per plantejat a l exercici..6 com un sistema seqüencial asíncron amb el mètode canònic usant biestables de tipus R-S com els que hi ha en el xip 7LS79. (Exercici acadèmic, sense validesa pràctica perquè el disseny d aplicacions asíncrones de certa complexitat, considerant la problemàtica associada als retards de propagació, no es realitza amb els mètodes explicats a classe). Es vol dissenyar un reconeixedor de patró com el representat a la Fig... que doni sortida activa a nivell alt (Z=) durant un cicle de rellotge en detectar la seqüència 00 per la línia d entrada X.

36 6 Exercicis bàsics d Electrònica Digital X CLK S. D. S. S. identificador de seqüència patró de bits Z Fig... loc seqüencial síncron a dissenyar a) Feu el diagrama d estats del sistema usant una màquina de Moore. Suposeu que el circuit detecta solapament entre dues seqüències consecutives. És a dir, si entra la seqüència 000, la segona seqüència a de posar la sortida a perquè el primer bit està solapat amb l últim bit de seqüència anterior. b) Implementeu el circuit amb el mètode canònic codificant els estats en binari natural i usant flip-flops de tipus D. 5 Dissenyeu un sistema seqüencial síncron amb entrades X i X, una sortida Z i un RESET_L asíncron actiu a nivell baix. El mode de funcionament és el següent: - Quan les entrades X i X valguin durant com a mínim cicles de rellotge, la sortides Z pren el valor a partir del següent cicle de rellotge. - Z serà 0 per la resta dels casos. Realitzeu el disseny canònic usant el nombre mínim de flip-flops D. fegiu també un RESET síncron al sistema com a prestació addicional. 6 Digital control for a wireless infrared remote commander We want to design as shown in Fig..., the digital control module of a very simple wireless infrared remote commander for a TV set. The HEX-7SEG (designed in Prob..8) is used only to display the channel number. In the next chapters we will explain you how may work the transmission unit that serialize channel data to the infrared LED. CLK - + RESET (synchonous) WIRELESS REMOTE COMMNDER U D R CLK CCT007 C C C0 C[..0] TRNSMISSION UNIT C C C0 VCC SC D a_l C b_l c_l d_l e_l I_L f_l LT_L g_l RI_L RO_L DESCODIFICDOR HEX-7SEG R 0 Vcc CLOCK=Hz CCT00 InfraRED LED Fig... lock diagram of the infrared remote commander a) Specifications: Description: Four channels can be programmed, and each one is represented by the bit vector outputs: C[..0] = 00, 00, 0, 00. The channel selection is cyclic, so that after incrementing 00 comes 00, and after decrementing 00 comes 00.

37 TEM : Sistemes seqüencials 7 The commander has buttons: +, for incrementing the selected channel by one; -, for decrementing it by one; and R, for initializing the channel count to the state 00. If both channels + and - are released or pressed simultaneously, no operation is performed and the commander keeps the channel count. If R is pushed, the commander goes synchronously to the initial state with outputs 00. Function table, so that it may be easier to discover how many synchronous modes have to implement the system. Example of a timing diagram showing the CLK signal, some activity of the inputs and the responses of the outputs C[..0]. State diagrams for each synchronous mode of operation. b) Particularize the general architecture of the Moore FSM to the problem if FF-T are selected as the state memory building block. c) Codify the states in binary code. d) Design the state memory. e) Design the SC, which produces the outputs. f) Design the SC, which establishes the next state after each CLK edge transition from low to high. Try to implement a modular design using a multiplexer for selecting the synchronous mode of operation. Use transition tables and the design table of the FF-T to produce the excitation signals. g) (optional) Capture the schematics in Proteus-VSM Lite and perform a circuit simulation to verify if the design follows the specifications stated in a). 7 Realitzeu un flip-flop tipus T amb entrades asíncrones de set direct (SD) i clear direct (CD). Useu el mètode canònic prenent com a base un latch RS i un circuit detector de flancs de pujada.

38 8 Exercicis bàsics d Electrònica Digital. Mínim 7: Els comptadors i els registres (Replantejar i clarificar el diagrama de blocs) El comptador codi CD mòdul 00 (00, 0, 0, 0. 97, 98, 99, 00, 0..) es vol dissenyar encadenant sub-comptadors tal com es mostra a la Fig.... Cada sub-comptador està dissenyat amb un comptador binari mòdul 6 de bits amb entrada paral lel i un sistema combinacional. Clear Clear I CE Load Comptador inari Mòdul 6 Clear I CE Load Comptador inari Mòdul 6 CE Clk Q Clk Q Y Sistema Q Combinacional CE Desenes Y Sistema Q Combinacional CE Unitats Fig... Encadenament de sub-comptadors per a formar el comptador CD de mòdul 00 a) Expliqueu com funcionen els sub-comptadors; per què els senyals es connecten d aquesta manera; i què cal connectar a les entrades paral lel. b) Ordenant les variables d entrada: CE, Q, Q, Q, Q0, feu la taula de veritat del circuit combinacional, indicant clarament les possibles inespecificacions que es puguin donar. Obteniu l expressió algebraica i el circuit de la sortida Y. Disseny d un comptador en codi Gray de bits i càrrega paral lel Es pretén construir amb el mètode de disseny canònic un comptador Gray de bits que tingui la funcionalitat indicada a la Fig.... CD I[..0] LD_L CLK Comptador codi Gray Q[..0] TC Fig... Esquema del bloc (entity) comptador Gray amb càrrega paral lel activa a nivell baix síncrona i CD asíncron a) Especifiqueu (taula de funcionament, diagrames d estat, cronograma d exemple de funcionament).

39 TEM : Sistemes seqüencials 9 Desprès d un flanc actiu, l estat següent Q + és I LD_L = 0 Càrrega paral lel síncrona 0 LD_L = i CLR = Reset síncron (Q+) LD_L = i CLR = 0 Comptador b) Particularitzeu la FSM canònica de Moore per aquesta aplicació c) Codifiqueu en Gray els estats. d) Realitzeu el l esquema de la memòria d estat Useu els xips mostrats a la Fig... per implementar les cel les de memòria. e) Realitzeu el SC que genera la sortida TC f) Realitzeu el SC que programa els modes de funcionament síncron. Fig... Detall de connexions i la taula de veritat del dual J-K flip-flop HEF07 Dissenyeu un comptador síncron de bits que compti segons la seqüència de nombres parells binaris Disposa de CLR asíncron i senyal síncron INH_L d inhibició de comptatge segons queda representat a la Fig.... El circuit també inclou senyals de sortida de detecció dels estats (TC ) i (TC ) actius a nivell alt. Useu xips flip-flops de tipus D 77 per a implementar el circuit. CLR CLK COMPTDOR NOMRES PRELLS TC 77 INH_L TC D PRE Q CLK Q[:0] a) b) Fig... loc comptador de nombres parells i xip 77 CLR Q Dissenyeu un comptador síncron de bits que compti segons la seqüència de nombres binaris senars Disposa de PRESET asíncron que col loca totes les sortides a nivell alt quan s activa, i també del senyal síncron INH_L d inhibició de comptatge segons queda representat a la Fig...5. El circuit també inclou senyals de sortida de detecció dels estats (TC ) i 9 (TC 9 ) actius a nivell alt. Useu xips flip-flops de tipus D 77 per a implementar el circuit.

40 0 Exercicis bàsics d Electrònica Digital PRESET CLK COMPTDOR NOMRES SENRS TC INH_L Q[:0] TC 9 77 D CLK PRE CLR Q Q a) b) Fig...5 loc comptador de nombres senars i xip 77 5 Dissenyeu un registre de desplaçament d entrades paral leles i sortida sèrie de bits amb gir circular a la dreta amb flip-flops D 77 com el que veieu a la Fig...5 i càrrega paral lel síncrona (LD_L) i asíncrona. (LD) - Dibuixeu el bloc o entity amb els senyals d entrada, sortida i rellotge - Implementeu les funcions de gir F GDi per als flip-flop. questes funcions actuaran quan LD_L = : {Q i [n+]=q [(i+)mod] [n], i=0,...,} - Feu la funció de càrrega paral lel F LD síncrona que carrega les entrades {I i, i=0,...,} a les sortides quan el senyal d entrada LD_L = 0 {Q i, i=0,...,}. - Feu la funció càrrega paral lel asíncrona LD activa a nivell alt. 6 Volem dissenyar un comptador i visualitzador d hores que permeti seleccionar el mode hores (per M = ) o bé el mode hores (per M = 0). Vegeu la Fig...6. quest circuit forma part d un rellotge digital amb freqüència de rellotge de f CLK = 0 Hz i cada 60 minuts li arriba del circuit comptador de minuts un pols que habilita el comptatge d hores a través de CE. M CE COMPTDOR d HORES CD 7 seg 7 CLR Q[:0] CLK Q[7:] CD 7 seg 7 desenes unitats Fig...6 Senyals de control i sortides del comptador d hores a) Dissenyeu i expliqueu l esquema en blocs general del comptador d hores (per facilitar-vos la tasca s ha representat una possible solució a la Fig...7) b) Representeu el diagrama de blocs del mòdul bàsic comptador CD construït a través d un sistema seqüencial síncron canònic. Les entrades CE i CLR són síncrones i la funció CLR té precedència respecte de CE. c) Realitzeu les funcions de comptar per a cada biestable si emprem flip-flops D. Feu que per cada combinació no vàlida el sistema torni a zero. d) fegiu la funció CE (count enable) síncrona e) fegiu la funció de reset CLR també síncrona